Телеграм канал «FPGA-Systems Events»

Можно ли автоматически превращать описание регистров в полноценную документацию? В этом докладе Елена рассказывает, как команда построила инструмент, который конвертирует спецификации System RDL в человекочитаемую документацию, сокращает трудозатраты, снижает количество ошибок и помогает поддерживать документацию в актуальном состоянии.
Смотрите полный доклад по ссылке.
VK | RUTUBE | YOUTUBE
Скачать презентацию доклада

Вышла следующая статья, предпоследняя из цикла про I2C:
https://habr.com/ru/companies/beget/articles/1039182/

Существует ли единый стандарт того, что должно синтезироваться в SystemVerilog? На первый взгляд кажется, что ответ очевиден. Но если открыть стандарт языка, выясняется неожиданная деталь: синтезируемое подмножество SystemVerilog формально не стандартизировано. В своём докладе Максим рассказывает, как устроена поддержка SystemVerilog в синтезаторах, почему разные инструменты могут по-разному интерпретировать один и тот же код, а также показывает возможности связки Yosys и Slang для современного RTL-потока разработки.
Смотрите полный доклад по ссылке.
VK | RUTUBE | YOUTUBE
Скачать презентацию доклада

Иван рассказывает, что такое Edge AI, почему обработка данных всё чаще переносится ближе к источнику информации и какую роль в этом играют FPGA-платформы. Разбираем реальные применения, ограничения облачных решений и преимущества локального выполнения алгоритмов искусственного интеллекта.

Смотрите полный доклад по ссылкам:
VK | RUTUBE | YOUTUBE

Скачать презентацию доклада

Virtex UltraScale+ со встроенными АЦП и ЦАП от Fudan
Fudan – первый из китайских производителей ПЛИС выпустил аналоги из линейки Virtex UltraScale+, еще в 2024 году. С тех пор линейка пополнилась новыми уникальными моделями со встроенными АЦП и ЦАП радиочастотного диапазона, которых не найти в линейках других производителей ПЛИС, в том числе Xilinx. Ниже приведены характеристики JFM9RFVU3P,которые совпадают с XCVU3P:

- RFADC 14bit: 8@2GSPS +2@4GSPS
- RFDAC 14bit: 8@6.554GSPS
- Поддержка ПО Vivado
- Логические ячейки: 862k
- DSP slices: 2280
- Dist. RAM (Mb): 12.0
- BRAM (Mb): 25.3
- URAM (Mb): 90.0
- Трансиверы GTY @32.75Gbps: 20
- User IO: 520 (HP)
- Корпус: BGA1517 (40×40 мм)
- Рабочая температура: -40…+85 °C / -55 … +125 °C

Документация доступна по запросу.
За дополнительной информацией и по вопросу заказа отладочной платы на базе JFM9RFVU3P обращайтесь по адресу:
k.neyaskin@aoepsilon.ru
Неяскин Константин Вячеславович

Если вам интересны электроника, схемотехника, FPGA, микроконтроллеры и разработка устройств, собрали для вас подборку тематических Telegram-каналов от наших коллег и партнёров.

Внутри найдёте:
🔹 инженерные разборы и реальные кейсы;
🔹 полезные материалы по электронике;
🔹 обзоры компонентов и технологий;
🔹 практические советы по проектированию устройств;
🔹 интересные проекты и эксперименты.

Подписывайтесь и расширяйте свою инженерную ленту: ссылка

Автор канала DocTech подготовил заметку на сайт: Расширение SoloBit CheckMate
Расширение для VSCode предлагает свое видение на то как можно пройти путь обучения HDL, в заметке о том что под капотом
Подробнее: https://fpga-sys.github.io/articles/2026-06-16-solobit-checkmate/
https://fpga-systems.gitverse.site/fpga-systems/articles/2026-06-16-solobit-checkmate/