Телеграм канал «FPGA-Systems Events»

Jane Street запустили новый ASIC Challenge - на этот раз предлагают спроектировать настоящий open-source чип, а лучшие проекты обещают затейпаутить за свой счёт.

Задача довольно интересная: сделать general-purpose protocol emulator ASIC.

Идея в том, чтобы вместо отдельных UART, SPI и I2C контроллеров сделать универсальный программируемый контроллер, способный через GPIO реализовывать разные, в том числе кастомные, протоколы уже после изготовления чипа.

Первое, что тут приходит в голову, - PIO из Raspberry Pi RP2040. Собственно, сами Jane Street тоже приводят его в качестве одного из источников вдохновения.

https://rp2040pio-docs.readthedocs.io/en/latest/pio-programs.html

И тут, мне кажется, самое важное понять, где заканчивается FSM и начинается микроконтроллер 😁

Пару слов о формате. Когда задачка выходит за рамки одного дня, как мне кажется, она превращается из интересной головоломки в полноценный сайд-проект. Наверное, единственное, что подкупает в этом челлендже - Jane Street обещают затейпаутить самые интересные решения и отправить готовые чипы разработчикам. Честная это компенсация за такой объём работы или нет - решайте сами.

Если решили поучаствовать, в комментариях к посту можно найти единомышленников и организовать самосбор команд.

Основные правила: дедлайн - 18 января 2027 года, технода - IHP 130 nm CMOS5L, площадь - примерно 1 мм^2.

Остальные подробности смотрите в блоге Jane Street.
https://blog.janestreet.com/protocol-emulator-asic-competition/

Запуск нейросетей на ПЛИС. Краевой ИИ. Академическая деятельность
В тридцать втором выпуске «Битовых масок» Антон Афанасьев и Алина Галичина разбираются в краевом искусственном интеллекте вместе с Иваном Дейнекой — заведующим лабораторией Высшей инженерно-технической школы ИТМО. Иван совмещает три роли сразу: инженерную, научную и преподавательскую, а его команда размещает нейросети на ПЛИС и системах на кристалле.
Гость объяснил, почему ПЛИС выигрывают у связки CPU с NPU, когда сеть нестандартная, и почему память, а не вычислители, оказывается главным ограничением. Рассказал, как из университетского проекта волоконно-оптического гироскопа выросли лаборатории института, зачем инженеру статический временной анализ и что делать, если проект не помещается в кристалл.
Среди тем подкаста:
➡️ зачем встраивать нейросеть-триггер прямо в ПЛИС, чтобы поймать редкий баг;
➡️ когда нужна ПЛИС, а когда хватит микроконтроллера;
➡️ почему статический временной анализ пропускают и чем это заканчивается;
➡️ что делать, если проект не помещается в кристалл;
➡️ какие модели уже разместили на ПЛИС: MLP, сверточные сети, трансформеры;
➡️ почему память, а не вычислители, ограничивает нейросети на ПЛИС;
➡️ как из университетского проекта вырастают лаборатории и производство.
Полезные ссылки:
🔗GitHub лаборатории Высшей инженерно-технической школы ИТМО
🔗доклад Ивана Дейнеки «Edge AI на ПЛИС: тенденции и руководство по размещению»
🔗выпуск «Битовых масок» о верификации, open source и AI с Богданом Колбовым
🔗выпуск «Битовых масок» о спецпроцессорах с Петром Советовым
Смотреть или слушать
RUTUBE
VK
YOUTUBE
Я.Музыка
❓Помогите развитию подкаста: пройдите наш опрос

Продолжая рфсоковое: Alinx показала новую плату HEA47: на ней встретились RFSoC ZU47DR и NVIDIA Jetson AGX Orin/Thor через PCIe Gen3 x8
пока только на китайской версии сайта с ценой ￥100000.00

#вакансия #SignalProcessing #DSP #SerDes #CoherentOptics #FPGA #semiconductor #photonics #AIhardware #Paris #relocation

🔸 Signal Processing Engineer
🔸 Компания: Arago
🔸 Локация: Париж 🇫🇷; помогаем с релокацией начиная от визы и поиска жилья.
🔸 Занятость: full-time
🔸 Формат: on-site (Париж)
🔸 Уровень: middle/senior, конкурентная компенсация + значимый equity

Arago — французский deep-tech стартап. Строим AI-inference серверы на прорыве в co-packaged optics: архитектура уже taped out и снижает стоимость $/M токенов в 10–30×. Работаем в stealth, есть контракты с AI-лабами, подняли $100M+ от Tier-1 VC и полупроводниковых ветеранов.

Ищем Signal Processing инженера на стык физического и цифрового слоёв: переводишь железную реальность в математическую ясность. Работаешь руками с optics / analog / digital командами над со-оптимизацией compute engine. Твой основной инструмент — C/C++.

🔸 Задачи:
— Разрабатывать DSP-алгоритмы (FFE/DFE/CTLE, adaptive filtering, channel estimation, CDR, FFT, dispersion compensation, MIMO, beamforming, pulse compression) — от математики до продакшн-кода
— Переводить hardware-решения optics/analog/digital команд в модели, влияющие на чип и качество AI-модели
— Строить внутренние инструменты для симуляции и оптимизации железа
— Моделировать шум, искажения сигнала и light-matter interaction, давать математическое обоснование архитектурным решениям

🔸 Требования:
— От 2 лет hands-on разработки DSP-алгоритмов (не менеджмент/интеграция/тестирование) — приоритетный бэкграунд: coherent optics или SerDes/high-speed transceivers
— Сильная математическая база: linear algebra, probability/estimation theory, optimization, numerical methods
— MSc/PhD Applied Math, EE, Physics)
— Python (NumPy/SciPy) для прототипирования и моделирования алгоритмов
— C/C++ как основной инструмент — production-реализация (low-latency / embedded / FPGA-host)
— Разговорный английский

🔸 Контакт: TG @AnnPaMi (Анна) · anna.miroshnichenko@arago.inc

#вакансия #FPGA #drivers #Runtime #LinuxKernel #PCIe #hardware #senior #remote #parttime

🔸 Senior Runtime Software Engineer / Driver Developer
🔸 Компания: Bespoken AI
🔸 Локация: любая страна
🔸 Занятость: part-time ~20 часов в неделю
🔸 Формат: remote
🔸 Перспектива: переход на full-time после MVP

Bespoken AI — новый AI Hardware стартап от создателей Яндекс Алисы, SberDevices, фаундеров Acclaim (ex Aiphoria).

Команда с нуля разрабатывает собственный FPGA-ускоритель для запуска LLM и speech-моделей. Уже есть первый PoC, проверены основные технические риски и сформированы первоначальные спецификации. Следующая цель — примерно за 6–8 месяцев создать MVP. Первый клиент уже есть.

Ищем Senior low-level / systems engineer с сильным опытом FPGA и device drivers.

Роль находится на границе software ↔ hardware: нужно разрабатывать runtime и driver layer, через который host-система взаимодействует с FPGA accelerator.

🔸 Задачи:
— Разработка runtime software для FPGA/GPU accelerators
— Работа с FPGA drivers и accelerator backends
— Разработка low-level API
— Работа с PCIe и DMA
— Memory management и synchronization
— Data movement между host и accelerator
— Asynchronous / concurrent execution
— Profiling и поиск bottlenecks на уровне software / memory / PCIe / hardware
— Оптимизация latency и throughput
— Доведение runtime от prototype до production-ready системы

🔸 Критичные требования:
— Senior уровень и высокая самостоятельность
— Сильный C/C++ или Rust
— Глубокий практический опыт с FPGA
— Опыт разработки или модификации device drivers
— Понимание KMD / UMD
— PCIe, DMA, memory management, synchronization
— Опыт asynchronous / concurrent / low-latency systems

Особенно интересно:
— Xilinx XDMA / QDMA drivers
— XRT
— custom device drivers
— PCIe-attached accelerators
— Linux Kernel / driver development
— RDMA / GPUDirect / NIXL

Опыт с LLM / AI inference будет плюсом, но не обязателен. Для этой роли знание FPGA и драйверов значительно важнее опыта с нейронными сетями.

🔸 Условия:
— Remote из любой страны
— Сейчас part-time, ориентир ~20 часов в неделю
— После MVP через ~6–8 месяцев возможен переход на full-time
— Достойная компенсация в USD
— Очень ранняя стадия и возможность напрямую влиять на архитектуру продукта

🔸 Процесс:
1) Техническое интервью с CTO и Tech Lead — ~1 час
2) Финальная встреча с ко-фаундерами — ~1 час

🔸 Контакт:
Telegram: @greatsuvorova (Екатерина)

Функциональные симуляторы: использование, точность, скорость / Симулятор QEMU / TCG engine
В тридцать первом выпуске «Битовых масок» Елена Лепилкина и Алина Галичина разбираются в функциональном моделировании вместе с двумя экспертами из YADRO — Семёном Ковалем и Иваном Клоковым.

Их команда развивает функциональный симулятор на базе QEMU и моделирует систему на кристалле целиком: от кластера CPU до высоко- и низкоскоростной периферии.
Гости объяснили, чем функциональный симулятор отличается от performance- и RTL-симуляторов и почему QEMU быстрый, но неточный. Рассказали, что приходится дописывать к upstream-версии под собственные чипы и зачем производители процессоров вкладываются в открытый проект. Разобрали косимуляцию с FPGA и RTL-симулятором, отладку многопоточных гонок и порог входа в функциональное моделирование.

Среди тем подкаста:
➡️ чем QEMU отличается от Gem5 и RTL-симуляторов;
➡️ какие баги в QEMU не отловить;
➡️ что такое TCG и зачем он нужен;
➡️ зачем производители процессоров вкладываются в upstream QEMU;
➡️ как из разных симуляторов собирают виртуальную платформу;
➡️ как устроена косимуляция QEMU с FPGA и RTL-симулятором;
➡️ как работает реверс-дебаг и зачем он нужен в QEMU.

Полезные ссылки:
🔗 документация QEMU
🔗 выпуск «Битовых масок» о симуляторах и эмуляторах
🔗 больше о команде YADRO и вакансиях по этому направлению

Смотреть или слушать подкаст:
Rutube
VK
YouTube
Истовый Инженер
Я.Музыка

❓Помогите развитию подкаста: пройдите наш опрос