Телеграм канал «FPGA-Systems Events»

Коллеги, всем привет! Меня зовут Илона и я представляю команду CHASER.ONE, мы занимаемся поиском инженеров и технических специалистов для наших заказчиков. В текущий момент наш заказчик - это команда, которая занимается созданием и оптимизацией собственного радиомодема и инфраструктурой радиосвязи для передачи данных с минимально возможной задержкой. Проект находится на стадии запуска. Сейчас находимся в поиске FPGA Engineer (Verilog). Основная задача: разработка радиомодема для систем с ультранизкой задержкой. Это инженерная задача на стыке FPGA, цифровой обработки сигналов и высокопроизводительных систем связи. Мы предлагаем: • Возможность влиять на архитектурные решения. • Прямая вовлечённость в разработку ключевого компонента системы — радиомодема. • Открытая рабочая среда, ориентированная на инженерию, а не бюрократию. Задачи: • Разработка цифровых блоков на Verilog для обработки радиосигнала. • Создание функциональных моделей и тестовых сценариев для верификации. • Интеграция сторонних IP-блоков. • Аппаратная отладка и тестирование на FPGA (Zynq, Xilinx). • Участие в проектировании архитектуры систем связи и радиопротоколов. • Подготовка технических заданий для смежных команд. Необходимый опыт: • Опыт разработки под FPGA (Altera / Xilinx, желательно Zynq). • Уверенное владение Verilog. • Понимание основ цифровой обработки сигналов: фильтры, модуляция, демодуляция, синхронизация, помехоустойчивое кодирование. • Опыт разработки моделей в Matlab, Python или C/C++. • Навыки аппаратной отладки и работы с измерительным оборудованием. • Хорошие базовые знания математики. Соискателям из чата @fpgasystems я доступна 24/7 по любым вопросам. С Уважением, рекрутер Илона (@Ilona_ri)

НУ и новость! ФПГА зилот кажется начал делать стримы по субботам в 8 вечера 😅 Кажется мы это уже проходили 😎 About In this stream, we’ll bring up the Nios-V soft processor and get it talking to the AD9364 RF transceiver over SPI so we can enable and explore its LVDS test modes. The hardware is provided by Terasic, and we’ll walk through the reference designs and SPI infrastructure available in the Quartus toolchain. What we’ll cover: • Initializing the Nios-V and its SPI controller • Bringing up SPI communication with the AD9364 • Enabling AD9364 LVDS test patterns and verifying link behavior • Using SignalTap to capture and confirm LVDS activity И на ютубе https://youtube.com/@fpgazealot?si=jZwT1BAaTM01jpk1

Свеженькое от Адама на хакстере Знаете ли вы, что вы можете моделировать свои ядра Vitis HLS и AIE с помощью Python и Matlab? Мой последний проект на Hackster демонстрирует, как мы можем использовать Python для функционального моделирования ядер HLS. Проверьте это, он невероятно прост в реализации и работе и экономит массу времени.

Мы хотим такое увидеть на конфе в живую? Мне кажется да! Оно еще и на плис

Ладно, еще клик бейта, я знаю чуваков которые в РФ и они сделали фпга из опен сорс тулов на скайвотере гугла 😊 Но на конфу про это рассказать они так и не пришли, хотя я очень просил

Ну так, для клик бейта, Плис разработать, это вам не риск файв из гитхаба собрать 😁

Охренеть, новость разлетается по всем электроникоканалам 😂https://t.me/RUSmicro/7522 но мы тут такое не обсуждаем Я все уже сказал о своем оценочном мнении в подкасте 😁